常见问答 (FAQ)

是的。所有美光 1.35V 内存均可向下兼容 1.5V。

可以。美光内存支持一项可选功能：使用模式寄存器禁用 DLL，即 DLL 禁用模式。此功能允许 DRAM 在低于 125 MHz 的频率下工作，但其时序仍须满足刷新间隔。在 DLL 禁用模式下运行时，必须满足一些特殊条件。请参阅设备数据表，了解详细信息和限制。

在 DDR3 中，对于给定的时钟频率范围，只有一个 CWL 值是有效的。- tCKavg = 2.5ns 至 <3.3ns，CWL = 5；- tCKavg = 1.875ns 至 <2.5ns，CWL = 6；- tCKavg = 1.5ns 至 <1.875ns，CWL = 7；- tCKavg = 1.25ns 至 <1.5ns，CWL = 8

美光支持的密度为 1Gb、2Gb、4Gb 和 8Gb。

由于 DDR3 使用 8n 预取架构，不可能实现真正的 4 位突发长度 (BL4)。因此 DDR3 使用突发突变模式来缓解这种情况，较新的 SDRAM 也支持该模式。在 DDR3 中使用突发突变模式时，突发的后 4 位实际上会被屏蔽掉。突发突变 4 (BC4) 中的时序并非真正的 BL4。对于 READ-to-WRITE，先选择 WRITE-to-READ，再选择 WRITE-to-PRECHARGE 转换，在这种情况下，系统在 BC4 模式下可节省时钟资源。在进行 READ-to-READ 或 WRITE-to-WRITE 转换时，时序必须像 BL8 一样处理。这种情况不会节省时钟资源。 DDR3 仅单独支持 BC4 或 BL8。不过，DDR3 提供了一个运行时 (OTF) 选项，可通过 A12 地址引脚在两者间切换。 请参阅设备数据表，了解更多详情。

动态 ODT (Rtt_WR) 使 DRAM 能够在 WRITE 期间改变终止值，而无需执行 MODE REGISTER SET 命令。同时启用 Rtt_Wr 和 Rtt_Nom 时，DRAM 将在 WRITE 突发开始时，将终止值从 Rtt_Nom 更改为 Rtt_Wr。一旦突发完成，终止值将改回 Rtt_Nom。Rtt_Wr 可独立于 Rtt_Nom 使用，但仅在 WRITE 期间终止。

ZQCL 表示“ZQ 长校准”(ZQ calibration long)。此命令必须在上电及初始化过程中发出，需要 512 个时钟周期完成。上电初始化之后，此命令可在 DRAM 空闲时发出。后续发出的命令仅需 246 个时钟周期。需要的阻抗误差校准超出 ZQCS 所能提供的范围时，可使用此命令。ZQCS 表示“ZQ 短校准”(ZQ calibration short)。可在 DRAM 空闲时执行此命令。一个 ZQCS 命令可至少校正 0.5% 的阻抗误差，其执行需要 64 个时钟周期。

MPR 即多用途寄存器。这是一种专用寄存器，可从 DRAM 中读出预定义的数据。数据位宽为 1 位，在主 DQ 上输出。对于美光 DDR3 设备，主 DQ 为 DQ0 (x4/x8) 或者 DQ0/DQ8 (x16)。MPR 中预先定义了两个位置。一个位置用于读出预定义的数据突发（在本例中为 01010101）。另一个位置用于输出片上温度传感器的刷新触发点数据。

DDR3 工作电压为 Vdd = VddQ = 1.5V ±0.075V。DDR3L 工作电压为 Vdd = VddQ = 1.35V (1.283–1.45V) 

DDR3 输出驱动器的默认阻抗为 34Ω。该阻抗值通过对外部 240Ω 电阻 RZQ 进行校准得出。

RESET# 是 DRAM 的主重置信号。该信号低电平有效，异步输入。触发 RESET# 后，将禁用 DRAM 输出，并关闭 ODT（高阻态）。此时 DRAM 的计数器、寄存器以及数据的值将处于未知状态。上电和初始化命令序列中必须包括 RESET 操作。RESET# 引脚在此序列中必须保持至少 200 µs 的低电平状态。完成上电和初始化后，可随时触发 RESET# 信号。RESET# 信号触发后，该引脚必须保持至少 100 ns 的低电平状态，设备在此后必须执行完整的初始化过程。

为改善信号质量，DDR3 模块采用了 fly-by 拓扑结构技术，来协调命令、地址、控制信号和时钟。由于信号路由的原因，在该技术下，DRAM 时钟和 DQ 总线之间存在固有的时序偏移。写入均衡是一种系统控制器使用的时序偏移补偿方式，用于调整 DRAM 中 DQ 选通信号 (DQS) 与时钟之间的关系。控制器可通过 DRAM 提供的简单反馈来检测偏移量，并进行相应调整。

使用一个 240Ω（精度为 ±1%）的专用电阻将 DRAM 的 ZQ 引脚接地后，ZQ 校准命令可校准 DRAM 的输出驱动器 (Ron) 和 ODT 值 (Rtt)，从而补偿工艺、电压和温度导致的偏差。DDR3 提供两种不同的校准命令：ZQ 长校准 (ZQCL) 和 ZQ 短校准 (ZQCS)。ZQCL 通常用于上电初始化过程和重置序列，但控制器也可根据系统环境情况随时发出该命令。ZQCS 用于定期校准，以补偿电压和温度的微小变化；完成 ZQCS 命令所需的时序窗口较小。

DDR3 支持的 RTT_nom 值包括 120Ω、60Ω、40 Ω、30Ω 和 20Ω。DDR3 支持的动态 ODT 值 (RTT_WR) 为 120Ω 和 60Ω。

支持。美光的 DDR3 产品将支持 0°C 至 95°C 的温度范围 (Tcase)。

不建议将 DDR2-1066 用于双插槽；模拟测试结果表明无法获得预期优势。

终端电阻 (ODT) 的功耗大小与具体应用密切相关。ODT 的值并不固定，具体取决于 DRAM 的 EMR 设置。可利用 DDR2 功率计算器来获得准确值。

在点对点系统中，ODT 仅在写入周期处于活动状态，在空闲和读取周期不消耗功率。板上端接在上述所有情况下均会消耗功率。在典型应用中，ODT 的功耗约占 DDR2 DRAM 总功耗的 2-3%。

Vref 引脚不吸收任何功率，仅吸收小于 5µA 的漏电流。

不可以，必须始终为 VDDQ/2。

虽然技术上可行，但不推荐这么做，因为这会导致 SDRAM 读取时损失电压裕量。

尽管在某些情况下，DRAM 可以在关闭 DLL 的情况下运行，但 JEDEC 未明确说明也不支持这种运行模式。因此，在禁用 DLL 的情况下运行时，每种 DRAM 设计的实际表现可能有所不同。美光不支持该运行模式，也不保证禁用 DLL 情况下 DRAM 能够正常运行。在禁用 DLL 的情况下运行 DRAM，可能导致设备出现故障，并/或违反某些 DRAM 输出时序规范。

RDQS 的唯一目的是支持在仅支持 x4 DDR2 SDRAM 的 RDIMM 系统中使用 x8 DDR2 SDRAM RDIMM。在 RDQS 引脚的支持下，x8 DDR2 SDRAM 能够模拟两个 x4 DDR2 SDRAM 运行。

答案取决于具体的设计实现。在设计时，数据建立和保持时序应留出 150ps 或更长的裕量。 在评估时序时必须使用的数据表中，有单端 DQS 压摆率降额表。建议通过计算全面分析时序，并使用信号完整性仿真和硬件表征。

对于读操作，DRAM 会将选通脉冲与数据边缘对齐。大部分控制器通过感应选通脉冲来确定数据窗口的位置。要实现选通脉冲与数据的精细对齐，每个 DRAM 都需要有一个内部 DLL。DLL 经过调节，仅可在有限的频率范围内运行，每个 DRAM 数据表中都会标出该范围。不在规定的频率范围内运行 DRAM，可能会导致 DLL 产生的结果不可预测。经过测试的 DRAM 仅保证在数据表规定的频率范围内可正常运行。美光不建议在超出规定频率范围的情况下运行 DRAM，也不保证 DRAM 在该情况下能正常运行。

可以，所有速度等级都是向下兼容的。因此，-5B 可以在 -6T 时序和 -6T 电压电平 (2.5V) 下运行。在 DDR400 速度等级，美光零件要求（符合 JEDEC 标准）Vdd = VddQ = 2.6V ±0.1V。在较低速度等级（DDR333 到 DDR200），美光零件向下兼容，仅要求 Vdd = VddQ = 2.5V ±0.2V。

无需使用单独的稳压器为美光的 DDR SDRAM 提供 Vref。但是，Vref 是所有单端输入的参考电压，因此，因与电路板上其他集成电路共用稳压器或使用 VDD 电源的分压器而产生的任何噪声，都会直接影响单端输入的噪声容限。许多多点系统已为 DDR 内存配备了专用稳压器。其他包含点对点内存的系统通常在 VDD 和 VSS 之间使用简单的分压电阻网络。 系统设计师应评估每个特定系统的优先级并做出权衡，选择最适合系统的供电方案。 

美光将在未来几年内继续为 SDR 提供支持。如需了解详情，请联系您当地的美光销售代表。

美光将在未来几年内继续为 DDR 提供支持。如需了解详情，请联系您当地的美光销售代表。

不能。自刷新操作期间需要启用 VREF。在自刷新模式下，所有 DDR 器件的片上地址计数器仍在工作，因此 VDD 必须保持在数据表规定的限制范围内。也因为如此，在 DDR 内存进入自刷新模式后，不得禁用 VREF。如果禁用 VREF，很容易导致意外退出自刷新。要知道，VREF 几乎不消耗电量；与 VTT 和内核 VDD 相比，VREF 吸收的任何电流均可忽略不计。DDR 器件通常使用差分对共源放大器作为 SSTL_2 输入接收器。由于 VREF 引脚主要用作该电路的输入，因此其电流消耗极少。事实上，该器件的输入漏电流 (~5µA) 可视为 VREF 引脚的最大电流需求，该值非常低。典型的 VTT 供电来自电路板上的其他位置，取决于模块/系统中除 DRAM 设备外使用的其他器件。

tWPST 的最大规范参数值并非设备的极限值。设备可在该参数值较大的情况下运行，但系统性能（总线周转时间）会相应降低。

如果在刷新时间 (tREF) 内读取或写入了所有不同的行地址，则无需执行刷新操作。（不同行地址的行数与刷新周期数相同。例如，在 8,192/64ms 的情况下，行数等于 8,192）。对 DRAM 而言，选择行地址会引发效果类似于刷新的操作，因此无需执行 REFRESH 命令。

美光建议将未使用的数据引脚绑定到高电平或低电平状态。因为美光在制造 DRAM 时使用了 CMOS 技术，“悬空”状态可能会让引脚受到噪声的影响，并产生随机的内部输入电平。未使用的引脚可以通过电阻连接到 VDD 或接地。

NC（无连接）引脚：不存在内部连接或不允许内部连接的引脚。美光建议不要在此引脚上建立外部连接。但若不慎建立了连接，将不会影响设备运行。有时，NC 引脚意在留待将来使用。请参阅零件数据表，确认该引脚是否为供将来使用的保留引脚。NF（无功能）引脚：与设备之间有电气连接的引脚，但其信号在设备运行期间无对应功能。美光强烈建议不要在此引脚上建立外部连接。DNU（勿使用）引脚：可能存在或不存在内部连接，但禁止外部连接的引脚。美光要求不要在此引脚上建立外部连接。如需了解详情，请参阅零件数据表。

请参阅美光的应用热性能技术说明 TN-00-08 第 3 页。如果无需考虑功能或运行时的问题，请参阅零件数据表上的存储温度规格限值。

可以，所有速度等级都是向下兼容的。因此，-5B 可以在 -6T 时序和 -6T 电压电平 (2.5V) 下运行。在 DDR400 速度等级，美光零件要求（符合 JEDEC 标准）Vdd = VddQ = 2.6V ±0.1V。在较低速度等级（DDR333 到 DDR200），美光零件向下兼容，仅要求 Vdd = VddQ = 2.5V ±0.2V。

根据美光 SDR SDRAM 数据表的要求，处于访问和预充电状态时，时钟频率应维持不变。然而，由于 SDRAM 中没有 DLL，因此有可能动态调整时钟频率，尽管美光不建议这样做。如果需要按照设计要求调整频率，可在不改变 LMR 和 CAS 延迟时间的情况下降低 SDRAM 的频率。如想提高频率，应确保满足 tCK 和 CAS 延迟规范。无论上述哪种情况，都应遵守所有其他的数据表时序规范。

SDR SDRAM 中没有 DLL，因此没有最小时钟频率。 然而，如果设备的时钟频率较小，则在时钟边沿仍需保持足够快速的压摆率，以避免建立时间或保持时间出现违规风险。另外，对于 45 MHz 工作频率，tCKS = 3.0ns。如需了解详情，请参阅《LVTTL 降额以应对 SDRAM 压摆率违规》(TN-48-09)。

是的。CK/CK# 和 DK/DK# 输入缓冲器是真差分输入。这两组时钟均需满足 RLDRAM 数据表中时钟输入工况表所定义的规范。

可以。但在启用终端电阻 (ODT) 时，应将 DNU 引脚连接到 VTT。在此类情况下，将 DNU 引脚接地将大幅增加 VTT 电源的负载。

 仅有四条命令的简化命令集，以及低至 7ns tRC 的快速周期时间

多存储体写入是一项可实现类似 SRAM 随机读取访问时间的功能。在读取过程中，使用此功能可将 RLDRAM 3 本已较低的 tRC (<10ns) 降低达 75%。通过 RLDRAM 3 模式寄存器，可选择同时写入一个、两个或四个存储体。通过在多个存储体中存储相同的数据，内存控制器能灵活地决定从哪个存储体读取数据，以尽可能缩短 tRC 延迟时间。

 支持类似 SRAM 随机读取能力的多存储体写入功能。多存储体刷新功能：允许同时刷新一到四个存储体，使管理刷新成本比以往更加灵活。RLDRAM 3 还支持镜像功能，可简化翻盖式设计的布局。

能。尽管 RLDRAM 3 是一种新架构，但它结合了 DDR3 和 RLDRAM 2 的许多特性，可最大程度地简化引入和集成过程。RLDRAM 3 的命令协议、寻址和选通方案与 RLDRAM 2 相同，而 I/O、AC 时序和读取训练寄存器则与 DDR3 非常类似。

是的。美光的绿色工程项目符合 RoHS 标准，并符合全球大多数新近发布的环境标准，包括亚洲和欧洲的标准。

我们设计的零件满足或超过了 JEDEC 规范标准。随着标准变更，我们亦会做出必要改进，确保零件满足新的规范标准。我们将在产品变更通知 (PCN) 中注明变更事项，并发送给客户。

在 LPDDR4X 中，VDDQ 从 1.1V 降至 0.6V，功耗相较于 LPDDR4 进一步降低。LPDDR4X 的最大数据传输速率与 LPDDR4 相同，为 4266Mbos/pin。LPDDR4X 支持单端 CK/DQS 功能。

LPDDR5 的最大数据传输速率可达 6400Mbps/pin，是 LPDDR4 最大数据传输速率 4266Mbps/pin 的 1.5 倍，同时还提升了能效 (pJ/bit)。LPDDR5 引入了多种可降低功耗的功能。详见下面的技术说明。

TN-62-02：LPDDR5 接口：LPDDR5 接口说明及其与 LPDDR4X 的区别
修订版 A – 4/19

TN-62-03：LPDDR5 训练：LPDDR5 SDRAM 训练概述
修订版 A – 5/19

TN-62-04：LPDDR5 时钟：LPDDR5 时钟说明以及与 LPDDR4 的简要对比。
修订版 A – 5/19

TN-62-06：LPDDR5 架构：LPDDR5 架构概述
修订版 A – 7/19

TN-62-07：LPDDR5 ZQ 校准：LPDDR5 ZQ 校准概述
修订版 A – 12/19

TN-62-08：LPDDR5 NT ODT：LPDDR5 NT ODT
修订版 A – 7/19

就其裸晶片而言毫无差别。我们在 LPDRAM 产品线中添加了“移动设备类”、“车载设备类”和“嵌入式设备类”的分类前缀，以便与各个细分市场保持一致。移动设备类 LPDRAM 适用于智能手机、平板电脑等便携式设备。车载设备类 LPDRAM 适用于与机动车相关的设备。嵌入式设备类 LPDRAM 适用于为一种或两种特定功能而设计的专用计算机系统，不适用于通用计算机。在嵌入式应用中，LPDRAM 作为完整设备系统的一部分嵌入其中。例如，嵌入数字电视、摄像头和机顶盒中。每个细分市场都有不同的产品要求，例如，要求在零件编号中标注工作温度。请参阅相应的数据表，了解实际工作温度范围。

工作温度
空白 = 商用温度
IT = 工业温度
AT = 车载温度
WT = 无线设备温度
XT = 宽温
UT = 超高温
ET = 极高温

不一定。存储密度在很大程度上影响着 LPDRAM 和标准 SDR/DDR 产品的价格。此外，由于 LPDRAM 的标准配置包括 16 位、32 位和 64 位，如果您的应用目前使用两个 16 位器件来支持 32 位总线，您有可能降低 BOM 总成本。您可以选择使用一个 32 位 LPDRAM，而无需使用两个 16 位标准 DRAM。如需了解产品价格，请联系您当地的销售代表。

LPDDR3 优化了续航时间，并增强了便携性。DDR3L-RS 是 DDR3L 裸晶片的低功耗 IDD6 版本，实现了价格与性能的平衡，并改进了待机功耗。

可以。LPDRAM 零件的运行速度可等于或低于其额定速度等级。

LPDRAM 是一种专为功耗优化的内存，适用于关注功耗的产品，我们的低功耗 LPDRAM 设备结合了前沿的技术和封装选项，可满足尺寸要求，并延长电池的续航时间。LPDRAM 提供 DDR/SDR 接口。

我们很高兴看到该市场在快速增长。我们计划在未来的许多年里持续生产 LPDRAM 产品，并计划继续缩小产品尺寸，以提高存储密度。

我们提供全面的 LPDRAM 产品组合，以及多种存储密度和封装选项（包括符合 JEDEC 标准的 FBGA、xMCP 和叠层封装）。美光拥有丰富的 LPDRAM 产品制造经验，我们的全球技术支持团队可为您提供所需的专业知识和帮助，助力您将设计更快地推向市场。

嵌入式通用串行总线 (eUSB) 是一种基于 NAND 闪存的内存解决方案，符合 USB 行业标准。USB 是一种广泛采用的接口，可用于多种平台和操作系统，为当前应用及其他应用提供了低成本、高效率的数据传输解决方案。

eUSB 是一种全托管型解决方案，它利用 NAND 内存，并通过板载控制器在内部处理所有介质管理和 ECC 控制。eUSB 为客户提供完整的存储解决方案，可轻松集成到系统中，从而缩短产品上市时间。

eUSB 使用本地 SLC NAND 内存，结合全局磨损均衡和动态数据刷新等丰富的管理功能，实现了理想的性能和可靠性。

eUSB 设备有一个 10 针 (2x5) USB 母连接器，与大多数主板上的行业标准 10 针连接器兼容。印刷电路板上还有一个安装孔（直接与内部接地相连），用来确保与系统板稳定连接。 如有需要，印刷电路板上的附加孔（制造过程中用于拆板）也可用作额外的安装位置。

可以。美光 eUSB 可用作操作系统的启动设备和主存储设备。不过，应用的 BIOS 必须支持启动模式功能，大多数在过去五年内生产并支持 USB 2.0 的系统均支持该功能。在主存储或启动模式下，eUSB 应被识别为系统中的固定硬盘。

提供。请查看零件目录，了解美光目前提供的 eUSB 产品。

我们的新一代 eU500、eUSB 3.1 产品提供了一种通过使用 SMART 命令获取使用寿命数据的方法。不过，前几代 eUSB 产品不支持在运行时获取使用寿命数据。

是的。美光新一代 eU500 (eUSB 3.1) 产品可向下兼容 USB 2.0 协议。eU500 系列还支持与上一代 e230 具有相同尺寸规格、电压和连接器的产品。请查看零件目录，了解美光目前提供的 eUSB 产品。

二维结构的 NAND 闪存已接近其实际扩展极限，给内存行业带来了挑战。 行业需要创新型前沿 NAND 技术，以更高的密度和更低的单位比特成本扩展现有产品。3D NAND 使闪存存储解决方案能够继续与摩尔定律保持一致，在降低 NAND 闪存成本的同时显著提升存储密度。

英特尔和美光合作开发的 3D NAND 率先使用浮动栅极单元技术，在密度和成本方面都有显著提升。 此款 3D NAND 使闪存设备的容量比目前生产的其他二维 NAND 裸片高出三倍，初代产品的架构比二维 NAND 更具成本效益。此外，3D NAND 还具备多种功能，可优化延迟、提高耐用度并简化系统集成。

我们的 3D NAND 集成了多种功能，可提供更高的性能并有助于实现新功能，包括可简化系统集成的新编程算法和电源管理模式。如需了解有关这些功能的更多信息，请参阅 FortisFlash。

新的 3D NAND 技术采用浮动栅极单元，将闪存单元垂直堆叠 32 层，从而在标准封装内实现 256Gb 多层单元 (MLC) 和 384Gb 三层单元 (TLC) 裸片。

图形 DRAM 属于 DDR SDRAM 的范畴，设计用于处理超大带宽需求。与标准 DRAM 不同，图形 DRAM 通常与 SoC 焊接在同一印刷电路板 (PCB) 上，并且始终支持每个内存器件连接 32 个 DQ。除显卡和游戏主机外，图形 DRAM 还用于网络、汽车和高性能计算等高带宽应用领域。

相较于之前的 GDDR5，GDDR5X 的存储密度更高、外部电压 (1.35V) 更低。此外，GDDR5X 的带宽是 GDDR5 (10-16 Gb/s) 的两倍，同时仍采用传统的分立封装技术 (FBGA)。

支持。GDDR5X 支持符合 IEEE 1149.1 标准的边界扫描功能。

美光是业内首家支持 GDDR5X 量产的内存供应商。

是的。JEDEC 于 2015 年 12 月首次发布 GDDR5X SGRAM 标准，即 JESD232 显存规范。最新的 JEDEC 发布版是 JESD232A。

GDDR5X 不能直接替换 GDDR5，因为两者封装尺寸不同。GDDR5 采用 170 焊球、间距为 0.8mm 的球栅阵列 (BGA) 封装，而 GDDR5X 采用 190 焊球、间距为 0.65mm 的 BGA 封装。

图形 DRAM 属于 DDR SDRAM 的范畴，设计用于处理超大带宽需求。与标准 DRAM 不同，图形 DRAM 通常与 SoC 焊接在同一印刷电路板 (PCB) 上，并且始终支持每个内存器件连接 32 个 DQ。除显卡和游戏主机外，图形 DRAM 还用于网络、汽车和高性能计算等高带宽应用领域。

相较于上一代显存，GDDR6 的存储密度更高。GDDR6 的带宽是 GDDR5 的两倍，数据传输速度比 GDDR5X 更快。此外，GDDR6 基于双通道架构，不仅能够大幅提升性能，还可向下兼容 GDDR5 内存的访问位宽。

不能

能

支持。GDDR6 支持符合 IEEE 1149.1 标准的边界扫描功能。

在美光 GDDR6 产品的设计、量产、测试和应用学习的过程中，美光充分利用了两年多来积累的基于 GDDR5X 的高速信号专业知识。这使得美光在采用传统存储器件的高速信号技术领域保持优势地位。

是的。JEDEC 于 2017 年 7 月首次发布 GDDR6 SGRAM 标准，即 JESD250 规范。

因为封装尺寸不同，GDDR6 不能直接替换 GDDR5 或 GDDR5X。GDDR5 采用 170 焊球、间距为 0.8mm 的球栅阵列 (BGA) 封装，GDDR5X 采用 190 焊球、间距为 0.65mm 的 BGA 封装，而 GDDR6 采用 180 焊球、间距为 0.75mm 的 BGA 封装。

您可以继续通过原来的电话号码和办公地点，联系您的联系人。您的联系人应该会提供新的美光电子邮箱，以便您继续联系。

自 2014 年 2 月 28 日起，尔必达更名为 Micron Memory Japan，尔必达秋田厂更名为 Micron Akita, Inc.。

随着我们继续将尔必达并入美光，一些销售办事处的地点将发生变化。如需了解详细信息，请咨询当地销售代表。

销售代表可以回答任何问题，并将与您密切合作，确保尽其所能来界定和解决所有问题。 

请访问 www.micron.com/careers，申请职位。

继续与以前的销售和客户服务代表合作。如果这些联系人出现变动，您将立即收到通知。

尔必达产品相关信息已并入 www.micron.com。以下这些提示有助于识别尔必达零件和浏览扩展的零件目录：

• 所有尔必达零件编号均以字母“E”开头。
• 由于零件列表根据零件编号按字母顺序排序，尔必达零件出现在零件目录的开头。
• 零件目录可排序；使用零件目录顶部的筛选器，可根据技术、密度或其他特性缩小零件列表的范围。
• 有关解读尔必达零件编号的更多信息，请参阅尔必达零件编号指南。

订购零件编号将有所更改，包括包装介质标识（卷带或托盘）。2013 年 12 月发布了产品变更通知。如有任何其他问题，请联系销售代表。

有关尔必达零件信息，包括访问尔必达专用零件目录和数据表，请访问 micron.com/elpidaparts。

目前尚无计划更改尔必达品牌产品的徽标或零件标志。如有任何变更，美光将尽力减少对客户的影响，并将通过适当的渠道向客户说明这些变更。

继续进行任何正在进行的资格认证，除非客户支持团队另有通知。如果您对支持或资格认证有任何疑问，请向现有的美光或尔必达技术联系人了解相关信息。

美光对美光分销网络进行了调整。有关美光授权经销商的完整列表，请参阅美光授权经销商列表。美光授权经销商将同时销售美光和尔必达产品。如果您在订购产品时有任何疑问或问题，请发送电子邮件至 distribution@micron.com；我们确保有人为您提供帮助。如果随着时间的推移，美光决定进一步调整分销网络，我们将积极与分销商和客户合作，满足他们的供应链需求。

• 业务系统将迁移到美光的 SAP 采购环境。
• 从 2014 年 3 月开始，采购订单的格式和编号开始发生变化。
• 我们将为 2014 年 2 月 28 日至 2014 年 3 月 7 日之间未结的尔必达/瑞晶采购订单创建替换的美光采购订单，并将参考之前的尔必达/瑞晶采购订单编号。
• 美光采购订单的账单地址可能与之前的尔必达/瑞晶地址有所不同。2014 年 2 月第一周，我们向尔必达/瑞晶供应商发出了一封函件，其中包含新的法人实体和账单地址。
  • 法人实体名称和账单地址

• 尔必达各法人实体的现有第三方协议将转给美光和/或最终终止。我们将联系受影响的供应商。
• 一支由美光与前尔必达团队成员组成的核心团队正在处理这些协议。预计协议不会有任何变更。若有变更，美光可能与您联系。

美光的条款和条件适用于所有采购。这些条款和条件通常将包含在采购订单中。Micron Memory Japan 的条款和条件通常包含在主采购协议中。此外，如果您当前拥有与尔必达签署的协议，一般而言，其中包含的条款和条件将继续适用，直到该协议被修改或到期终止。