常见问答 | Micron Technology Inc.

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DRAM

与 DDR3 相比，DDR4 新增以下几项节能特性：

1. DQ 引脚采用低功率伪开漏驱动器

2. 可选择启用 ODT 输入缓冲器禁用模式，以降低功耗

3. 可选择开启“最大节能模式”

4. 可选择启用命令地址延迟 (CAL) 功能

DDR4 的运行速度可向下兼容至 DDR3-1333。若系统对内存的速度需求不超过 DDR3-1333 和 DDR3-1600，DDR4 能以非常低的功耗支持较低的带宽要求。

DDR4 产自全球各地的美光晶圆厂，包括美国弗吉尼亚州、日本和中国台湾。

两者基本一致；不过 DDR4 不再需要外部 VREFDQ，它能够在内部生成 VREFDQ，由 DRAM 控制器对其进行校准。

不完全相同。为了获得良好的信号质量，DDR4 在数据总线上仍使用 VTT 中点终端电压。但不同于 DDR3 使用的全推挽驱动器，DDR4 使用伪开漏驱动器来实现更小的开关电流。

不相同。DDR3 所需的 VDD 和 VDDQ 为 1.5V，VREFCA 为 0.5 倍 VDD，VREFDQ 为 0.5 倍 VDDQ；而 DDR4 所需的 VDD 和 VDDQ 为 1.2V，VREFCA 为 0.5 倍 VDD，VPP 为 2.5V。

VPP 供电取代了早期版本 DDR SDRAM（包括 DDR3）中存在的内部字线电荷泵。相较于内部电荷泵，外部供电使 DDR4 能够以更经济高效的方式在较低电压电平下运行。

不兼容。DDR4 的焊球分布与 DDR3 不同。但 DDR4 的封装尺寸以及焊球间距与 DDR3 相同。

并非如此。DDR4 仍采用与 DDR3 相同的 8 位预取；因此，DDR4 仍支持 BL8。

目前 DDR4 具备连通性测试模式（CT 模式），配合支持边界扫描的控制器可简化测试。CT 模式专为配合边界扫描设备而设计，所有美光的 4 位、8 位和 16 位设备均支持该模式（尽管 JEDEC 仅要求 16 位设备支持该模式）。CT 模式下，边界扫描设备可从 DDR4 加载和读取特定模式。DDR4 不直接支持 IEEE 1149.1 标准。

支持。DDR4 支持 DLL 关闭模式，类似于 DDR3 的 DLL 禁用模式，最多可降低至 125 MHz

是的。所有美光 1.35V 内存均可向下兼容 1.5V。

可以。美光内存支持一项可选功能：使用模式寄存器禁用 DLL，即 DLL 禁用模式。此功能允许 DRAM 在低于 125 MHz 的频率下工作，但其时序仍须满足刷新间隔。在 DLL 禁用模式下运行时，必须满足一些特殊条件。请参阅设备数据表，了解详细信息和限制。

在 DDR3 中，对于给定的时钟频率范围，只有一个 CWL 值是有效的。- tCKavg = 2.5ns 至 <3.3ns，CWL = 5；- tCKavg = 1.875ns 至 <2.5ns，CWL = 6；- tCKavg = 1.5ns 至 <1.875ns，CWL = 7；- tCKavg = 1.25ns 至 <1.5ns，CWL = 8

美光支持的密度为 1Gb、2Gb、4Gb 和 8Gb。

由于 DDR3 使用 8n 预取架构，不可能实现真正的 4 位突发长度 (BL4)。因此 DDR3 使用突发突变模式来缓解这种情况，较新的 SDRAM 也支持该模式。在 DDR3 中使用突发突变模式时，突发的后 4 位实际上会被屏蔽掉。突发突变 4 (BC4) 中的时序并非真正的 BL4。对于 READ-to-WRITE，先选择 WRITE-to-READ，再选择 WRITE-to-PRECHARGE 转换，在这种情况下，系统在 BC4 模式下可节省时钟资源。在进行 READ-to-READ 或 WRITE-to-WRITE 转换时，时序必须像 BL8 一样处理。这种情况不会节省时钟资源。 DDR3 仅单独支持 BC4 或 BL8。不过，DDR3 提供了一个运行时 (OTF) 选项，可通过 A12 地址引脚在两者间切换。请参阅设备数据表，了解更多详情。

动态 ODT (Rtt_WR) 使 DRAM 能够在 WRITE 期间改变终止值，而无需执行 MODE REGISTER SET 命令。同时启用 Rtt_Wr 和 Rtt_Nom 时，DRAM 将在 WRITE 突发开始时，将终止值从 Rtt_Nom 更改为 Rtt_Wr。一旦突发完成，终止值将改回 Rtt_Nom。Rtt_Wr 可独立于 Rtt_Nom 使用，但仅在 WRITE 期间终止。

ZQCL 表示“ZQ 长校准”(ZQ calibration long)。此命令必须在上电及初始化过程中发出，需要 512 个时钟周期完成。上电初始化之后，此命令可在 DRAM 空闲时发出。后续发出的命令仅需 246 个时钟周期。需要的阻抗误差校准超出 ZQCS 所能提供的范围时，可使用此命令。ZQCS 表示“ZQ 短校准”(ZQ calibration short)。可在 DRAM 空闲时执行此命令。一个 ZQCS 命令可至少校正 0.5% 的阻抗误差，其执行需要 64 个时钟周期。

MPR 即多用途寄存器。这是一种专用寄存器，可从 DRAM 中读出预定义的数据。数据位宽为 1 位，在主 DQ 上输出。对于美光 DDR3 设备，主 DQ 为 DQ0 (x4/x8) 或者 DQ0/DQ8 (x16)。MPR 中预先定义了两个位置。一个位置用于读出预定义的数据突发（在本例中为 01010101）。另一个位置用于输出片上温度传感器的刷新触发点数据。

DDR3 工作电压为 Vdd = VddQ = 1.5V ±0.075V。DDR3L 工作电压为 Vdd = VddQ = 1.35V (1.283–1.45V)

DDR3 输出驱动器的默认阻抗为 34Ω。该阻抗值通过对外部 240Ω 电阻 RZQ 进行校准得出。

RESET# 是 DRAM 的主重置信号。该信号低电平有效，异步输入。触发 RESET# 后，将禁用 DRAM 输出，并关闭 ODT（高阻态）。此时 DRAM 的计数器、寄存器以及数据的值将处于未知状态。上电和初始化命令序列中必须包括 RESET 操作。RESET# 引脚在此序列中必须保持至少 200 µs 的低电平状态。完成上电和初始化后，可随时触发 RESET# 信号。RESET# 信号触发后，该引脚必须保持至少 100 ns 的低电平状态，设备在此后必须执行完整的初始化过程。

为改善信号质量，DDR3 模块采用了 fly-by 拓扑结构技术，来协调命令、地址、控制信号和时钟。由于信号路由的原因，在该技术下，DRAM 时钟和 DQ 总线之间存在固有的时序偏移。写入均衡是一种系统控制器使用的时序偏移补偿方式，用于调整 DRAM 中 DQ 选通信号 (DQS) 与时钟之间的关系。控制器可通过 DRAM 提供的简单反馈来检测偏移量，并进行相应调整。

使用一个 240Ω（精度为 ±1%）的专用电阻将 DRAM 的 ZQ 引脚接地后，ZQ 校准命令可校准 DRAM 的输出驱动器 (Ron) 和 ODT 值 (Rtt)，从而补偿工艺、电压和温度导致的偏差。DDR3 提供两种不同的校准命令：ZQ 长校准 (ZQCL) 和 ZQ 短校准 (ZQCS)。ZQCL 通常用于上电初始化过程和重置序列，但控制器也可根据系统环境情况随时发出该命令。ZQCS 用于定期校准，以补偿电压和温度的微小变化；完成 ZQCS 命令所需的时序窗口较小。

DDR3 支持的 RTT_nom 值包括 120Ω、60Ω、40 Ω、30Ω 和 20Ω。DDR3 支持的动态 ODT 值 (RTT_WR) 为 120Ω 和 60Ω。

支持。美光的 DDR3 产品将支持 0°C 至 95°C 的温度范围 (Tcase)。

不建议将 DDR2-1066 用于双插槽；模拟测试结果表明无法获得预期优势。

终端电阻 (ODT) 的功耗大小与具体应用密切相关。ODT 的值并不固定，具体取决于 DRAM 的 EMR 设置。可利用 DDR2 功率计算器来获得准确值。

在点对点系统中，ODT 仅在写入周期处于活动状态，在空闲和读取周期不消耗功率。板上端接在上述所有情况下均会消耗功率。在典型应用中，ODT 的功耗约占 DDR2 DRAM 总功耗的 2-3%。

Vref 引脚不吸收任何功率，仅吸收小于 5µA 的漏电流。

不可以，必须始终为 VDDQ/2。

虽然技术上可行，但不推荐这么做，因为这会导致 SDRAM 读取时损失电压裕量。

尽管在某些情况下，DRAM 可以在关闭 DLL 的情况下运行，但 JEDEC 未明确说明也不支持这种运行模式。因此，在禁用 DLL 的情况下运行时，每种 DRAM 设计的实际表现可能有所不同。美光不支持该运行模式，也不保证禁用 DLL 情况下 DRAM 能够正常运行。在禁用 DLL 的情况下运行 DRAM，可能导致设备出现故障，并/或违反某些 DRAM 输出时序规范。

RDQS 的唯一目的是支持在仅支持 x4 DDR2 SDRAM 的 RDIMM 系统中使用 x8 DDR2 SDRAM RDIMM。在 RDQS 引脚的支持下，x8 DDR2 SDRAM 能够模拟两个 x4 DDR2 SDRAM 运行。

答案取决于具体的设计实现。在设计时，数据建立和保持时序应留出 150ps 或更长的裕量。在评估时序时必须使用的数据表中，有单端 DQS 压摆率降额表。建议通过计算全面分析时序，并使用信号完整性仿真和硬件表征。

对于读操作，DRAM 会将选通脉冲与数据边缘对齐。大部分控制器通过感应选通脉冲来确定数据窗口的位置。要实现选通脉冲与数据的精细对齐，每个 DRAM 都需要有一个内部 DLL。DLL 经过调节，仅可在有限的频率范围内运行，每个 DRAM 数据表中都会标出该范围。不在规定的频率范围内运行 DRAM，可能会导致 DLL 产生的结果不可预测。经过测试的 DRAM 仅保证在数据表规定的频率范围内可正常运行。美光不建议在超出规定频率范围的情况下运行 DRAM，也不保证 DRAM 在该情况下能正常运行。

可以，所有速度等级都是向下兼容的。因此，-5B 可以在 -6T 时序和 -6T 电压电平 (2.5V) 下运行。在 DDR400 速度等级，美光零件要求（符合 JEDEC 标准）Vdd = VddQ = 2.6V ±0.1V。在较低速度等级（DDR333 到 DDR200），美光零件向下兼容，仅要求 Vdd = VddQ = 2.5V ±0.2V。

无需使用单独的稳压器为美光的 DDR SDRAM 提供 Vref。但是，Vref 是所有单端输入的参考电压，因此，因与电路板上其他集成电路共用稳压器或使用 VDD 电源的分压器而产生的任何噪声，都会直接影响单端输入的噪声容限。许多多点系统已为 DDR 内存配备了专用稳压器。其他包含点对点内存的系统通常在 VDD 和 VSS 之间使用简单的分压电阻网络。系统设计师应评估每个特定系统的优先级并做出权衡，选择最适合系统的供电方案。

美光将在未来几年内继续为 SDR 提供支持。如需了解详情，请联系您当地的美光销售代表。

美光将在未来几年内继续为 DDR 提供支持。如需了解详情，请联系您当地的美光销售代表。

不能。自刷新操作期间需要启用 VREF。在自刷新模式下，所有 DDR 器件的片上地址计数器仍在工作，因此 VDD 必须保持在数据表规定的限制范围内。也因为如此，在 DDR 内存进入自刷新模式后，不得禁用 VREF。如果禁用 VREF，很容易导致意外退出自刷新。要知道，VREF 几乎不消耗电量；与 VTT 和内核 VDD 相比，VREF 吸收的任何电流均可忽略不计。DDR 器件通常使用差分对共源放大器作为 SSTL_2 输入接收器。由于 VREF 引脚主要用作该电路的输入，因此其电流消耗极少。事实上，该器件的输入漏电流 (~5µA) 可视为 VREF 引脚的最大电流需求，该值非常低。典型的 VTT 供电来自电路板上的其他位置，取决于模块/系统中除 DRAM 设备外使用的其他器件。

tWPST 的最大规范参数值并非设备的极限值。设备可在该参数值较大的情况下运行，但系统性能（总线周转时间）会相应降低。

如果在刷新时间 (tREF) 内读取或写入了所有不同的行地址，则无需执行刷新操作。（不同行地址的行数与刷新周期数相同。例如，在 8,192/64ms 的情况下，行数等于 8,192）。对 DRAM 而言，选择行地址会引发效果类似于刷新的操作，因此无需执行 REFRESH 命令。

美光建议将未使用的数据引脚绑定到高电平或低电平状态。因为美光在制造 DRAM 时使用了 CMOS 技术，“悬空”状态可能会让引脚受到噪声的影响，并产生随机的内部输入电平。未使用的引脚可以通过电阻连接到 VDD 或接地。

NC（无连接）引脚：不存在内部连接或不允许内部连接的引脚。美光建议不要在此引脚上建立外部连接。但若不慎建立了连接，将不会影响设备运行。有时，NC 引脚意在留待将来使用。请参阅零件数据表，确认该引脚是否为供将来使用的保留引脚。NF（无功能）引脚：与设备之间有电气连接的引脚，但其信号在设备运行期间无对应功能。美光强烈建议不要在此引脚上建立外部连接。DNU（勿使用）引脚：可能存在或不存在内部连接，但禁止外部连接的引脚。美光要求不要在此引脚上建立外部连接。如需了解详情，请参阅零件数据表。

请参阅美光的应用热性能技术说明 TN-00-08 第 3 页。如果无需考虑功能或运行时的问题，请参阅零件数据表上的存储温度规格限值。

根据美光 SDR SDRAM 数据表的要求，处于访问和预充电状态时，时钟频率应维持不变。然而，由于 SDRAM 中没有 DLL，因此有可能动态调整时钟频率，尽管美光不建议这样做。如果需要按照设计要求调整频率，可在不改变 LMR 和 CAS 延迟时间的情况下降低 SDRAM 的频率。如想提高频率，应确保满足 tCK 和 CAS 延迟规范。无论上述哪种情况，都应遵守所有其他的数据表时序规范。

SDR SDRAM 中没有 DLL，因此没有最小时钟频率。然而，如果设备的时钟频率较小，则在时钟边沿仍需保持足够快速的压摆率，以避免建立时间或保持时间出现违规风险。另外，对于 45 MHz 工作频率，tCKS = 3.0ns。如需了解详情，请参阅《LVTTL 降额以应对 SDRAM 压摆率违规》(TN-48-09)。

是的。CK/CK# 和 DK/DK# 输入缓冲器是真差分输入。这两组时钟均需满足 RLDRAM 数据表中时钟输入工况表所定义的规范。

可以。但在启用终端电阻 (ODT) 时，应将 DNU 引脚连接到 VTT。在此类情况下，将 DNU 引脚接地将大幅增加 VTT 电源的负载。

仅有四条命令的简化命令集，以及低至 7ns tRC 的快速周期时间

多存储体写入是一项可实现类似 SRAM 随机读取访问时间的功能。在读取过程中，使用此功能可将 RLDRAM 3 本已较低的 tRC (<10ns) 降低达 75%。通过 RLDRAM 3 模式寄存器，可选择同时写入一个、两个或四个存储体。通过在多个存储体中存储相同的数据，内存控制器能灵活地决定从哪个存储体读取数据，以尽可能缩短 tRC 延迟时间。

支持类似 SRAM 随机读取能力的多存储体写入功能。多存储体刷新功能：允许同时刷新一到四个存储体，使管理刷新成本比以往更加灵活。RLDRAM 3 还支持镜像功能，可简化翻盖式设计的布局。

能。尽管 RLDRAM 3 是一种新架构，但它结合了 DDR3 和 RLDRAM 2 的许多特性，可最大程度地简化引入和集成过程。RLDRAM 3 的命令协议、寻址和选通方案与 RLDRAM 2 相同，而 I/O、AC 时序和读取训练寄存器则与 DDR3 非常类似。

是的。美光的绿色工程项目符合 RoHS 标准，并符合全球大多数新近发布的环境标准，包括亚洲和欧洲的标准。

我们设计的零件满足或超过了 JEDEC 规范标准。随着标准变更，我们亦会做出必要改进，确保零件满足新的规范标准。我们将在产品变更通知 (PCN) 中注明变更事项，并发送给客户。

在 LPDDR4X 中，VDDQ 从 1.1V 降至 0.6V，功耗相较于 LPDDR4 进一步降低。LPDDR4X 的最大数据传输速率与 LPDDR4 相同，为 4266Mbos/pin。LPDDR4X 支持单端 CK/DQS 功能。

LPDDR5 的最大数据传输速率可达 6400Mbps/pin，是 LPDDR4 最大数据传输速率 4266Mbps/pin 的 1.5 倍，同时还提升了能效 (pJ/bit)。LPDDR5 引入了多种可降低功耗的功能。详见下面的技术说明。

TN-62-02：LPDDR5 接口：LPDDR5 接口说明及其与 LPDDR4X 的区别
修订版 A – 4/19

TN-62-03：LPDDR5 训练：LPDDR5 SDRAM 训练概述
修订版 A – 5/19

TN-62-04：LPDDR5 时钟：LPDDR5 时钟说明以及与 LPDDR4 的简要对比。
修订版 A – 5/19

TN-62-06：LPDDR5 架构：LPDDR5 架构概述
修订版 A – 7/19

TN-62-07：LPDDR5 ZQ 校准：LPDDR5 ZQ 校准概述
修订版 A – 12/19

TN-62-08：LPDDR5 NT ODT：LPDDR5 NT ODT
修订版 A – 7/19

就其裸晶片而言毫无差别。我们在 LPDRAM 产品线中添加了“移动设备类”、“车载设备类”和“嵌入式设备类”的分类前缀，以便与各个细分市场保持一致。移动设备类 LPDRAM 适用于智能手机、平板电脑等便携式设备。车载设备类 LPDRAM 适用于与机动车相关的设备。嵌入式设备类 LPDRAM 适用于为一种或两种特定功能而设计的专用计算机系统，不适用于通用计算机。在嵌入式应用中，LPDRAM 作为完整设备系统的一部分嵌入其中。例如，嵌入数字电视、摄像头和机顶盒中。每个细分市场都有不同的产品要求，例如，要求在零件编号中标注工作温度。请参阅相应的数据表，了解实际工作温度范围。

工作温度
空白 = 商用温度
IT = 工业温度
AT = 车载温度
WT = 无线设备温度
XT = 宽温
UT = 超高温
ET = 极高温

不一定。存储密度在很大程度上影响着 LPDRAM 和标准 SDR/DDR 产品的价格。此外，由于 LPDRAM 的标准配置包括 16 位、32 位和 64 位，如果您的应用目前使用两个 16 位器件来支持 32 位总线，您有可能降低 BOM 总成本。您可以选择使用一个 32 位 LPDRAM，而无需使用两个 16 位标准 DRAM。如需了解产品价格，请联系您当地的销售代表。

LPDDR3 优化了续航时间，并增强了便携性。DDR3L-RS 是 DDR3L 裸晶片的低功耗 IDD6 版本，实现了价格与性能的平衡，并改进了待机功耗。

可以。LPDRAM 零件的运行速度可等于或低于其额定速度等级。

LPDRAM 是一种专为功耗优化的内存，适用于关注功耗的产品，我们的低功耗 LPDRAM 设备结合了前沿的技术和封装选项，可满足尺寸要求，并延长电池的续航时间。LPDRAM 提供 DDR/SDR 接口。

我们很高兴看到该市场在快速增长。我们计划在未来的许多年里持续生产 LPDRAM 产品，并计划继续缩小产品尺寸，以提高存储密度。

我们提供全面的 LPDRAM 产品组合，以及多种存储密度和封装选项（包括符合 JEDEC 标准的 FBGA、xMCP 和叠层封装）。美光拥有丰富的 LPDRAM 产品制造经验，我们的全球技术支持团队可为您提供所需的专业知识和帮助，助力您将设计更快地推向市场。

DRAM 模块

只要能够适当解耦，这种设计是可行的。不过，美光建议您将所有电源分离。Vref 发出的信号经常切换，因此会产生更多噪声。这种噪声有可能进入 Vtt 平面，而 Vtt 平面应尽可能保持稳定。因此，在良好设计中通常不会选择连接这些电源。此外，相比 Vtt，Vref 需要的电流更少。

没有。对于包含一个或多个内存模块的内存子系统，要实现良好的设计，必须进行模拟操作，以确定最佳走线长度和端接。不过，我们在 TN-47-01 和 TN-41-08 等设计指南中提供了一些基于某些典型系统假设的最佳实践和设计范例。这些信息并非是您设计系统时的唯一参考。这些信息为您的设计提供了起点，也向您展示了如何按照步骤优化系统设计。

NVDIMM 是一种非易失性持久内存解决方案，该方案将 NAND 闪存、DRAM 和可选电源集成到一个单独的内存子系统中。美光 NVDIMM 能够同时提供 DRAM 的性能水平以及 NAND 的持久可靠性，确保断电时存储在内存中的数据得到保护。

NVDIMM 在服务器的 DRAM 内存插槽中运行，以 DRAM 的速度执行工作负载。如果出现电源故障或系统崩溃，板载控制器会将存储在 DRAM 中的数据安全地传输到板载非易失性内存中，从而保存原本会丢失的数据。当系统稳定性恢复正常，控制器将数据从 NAND 传输回 DRAM，使应用能够高效地从中断处继续运行。

持久内存是内存/存储体系中的新成员，其位置更接近处理器，能够提供非易失性、低延迟内存，从而实现更灵活的数据管理。标准存储技术在应用运行时存在 I/O 瓶颈，而持久内存的核心则是通过消除这一瓶颈来提高应用的性能。该内存架构将非易失性内存布设在 DRAM 总线上，使得客户能够显著优化数据传输，从而更快地访问存储在 DRAM 中的变量。

利用持久内存，系统架构师在访问必须保存的关键数据时，无需牺牲延迟和带宽。关键数据可存储在靠近处理器的位置，从而大幅缩短访问时间。持久内存在延迟、带宽、容量和成本上达到了理想的平衡，实现了对关键数据的超快速 DRAM 级访问，同时可帮助系统设计师更好地管理总体成本。

如果应用的性能取决于存储在非易失性介质（HDD 或 SSD）中的变量，那么任何此类应用都可以从 NVDIMM 中受益（可加速大部分应用）。持久变量包括元数据日志、检查点状态、主机写缓存、写缓冲区、日志记录和通用日志等。将这些变量放入 NVDIMM 中（包括使用 RAID 卡、SSD 映射、RAMDisk 和 SSD 写缓存的双节点高可用性存储设备），可加速应用的运行。

美光将提供三款 DDR4 NVDIMM 产品：

采用传统固件的 8GB DDR4 NVDIMM
采用 JEDEC 固件的 8GB DDR4 NVDIMM
搭载 PowerGEM® 超级电容器的 8GB NVDIMM

传统固件指 AgigA Tech, Inc. 在初代 DDR4 NVDIMM 设计方案中确定的固件功能和控制器寄存器位置。JEDEC 现已对 NVDIMM 的固件功能、寄存器位置和 API 制定了相关标准，因此任意一家供应商的 NVDIMM 均可与其他供应商的 NVDIMM 兼容。所有新发布的美光 NVDIMM 解决方案都将使用 JEDEC 固件接口。

如今，许多主板、服务器和存储设备都支持 NVDIMM。2016 年将有更多 NVDIMM 产品上市。请联系您的供应商了解更多详情。

NVDIMM 通过块模式或直接访问驱动程序运行。配合块模式驱动程序使用的 NVDIMM 与操作系统 (OS) 和应用程序兼容，几乎不需要修改原有软件。配合直接映射驱动程序使用的 NVDIMM 可进一步提升性能，但操作系统和应用软件可能需要做一些修改。目前美光正在和主要 OEM 和软件公司合作，将 NVDIMM 硬件、驱动程序和软件支持纳入其主流产品。

NAND 闪存

嵌入式多媒体卡 (e.MMC) 是由 JEDEC 定义的基于 NAND 闪存的解决方案，采用小型 BGA 封装。JEDEC 定义了 e.MMC 的硬件和软件，简化了客户的设计，可兼容来自不同厂商的产品。

e.MMC 是一种全托管解决方案（所有介质管理和 ECC 都在内部处理），主机无需考虑 NAND 技术的代差，可帮助客户缩短产品上市时间，轻松延长产品的寿命。

我们的嵌入式市场 e.MMC 产品分为两个系列：汽车市场和大众市场。因为汽车市场有特殊的要求，美光专门成立了汽车市场团队来支持这一独立产品线。大众市场涵盖所有其他类型的细分市场，如消费电子、游戏、服务器、网络、工业、医疗和军事等。大众市场 e.MMC 产品包括两个子系列：商用温度等级的 WT 系列和扩展温度范围的 IT 系列。

可通过美光样品中心订购样品。

有必要。请结合数据表阅读 JEDEC 规范。美光 e.MMC 符合 JEDEC 标准；因此，美光数据表仅提供美光 e.MMC 设备的专有信息。

提供。IBIS 模型工具适用于 WT 系列和 IT 系列产品（采用 JEDEC 153/169 焊球和 100 焊球标准）

美光正在为工业客户提供多种解决方案，例如五种存储密度，以及符合 JEDEC 标准的 153/169 焊球 BGA 封装和定制版 100 焊球封装。所有符合此类标准的产品均可在 -40 至 85°C 的扩展温度范围内运行。

美光 100 焊球 e.MMC BGA 封装采用 1.0 毫米的焊球间距，可简化电路板布线（节省 PCB 成本）并提高电路板级可靠性（温度循环）。该解决方案对汽车、工业和网络细分市场更具吸引力。其他相关优势请查阅下表。

100 焊球 e.MMC 的特性	优势
1.0 毫米大焊球间距	支持低成本 PCB 走线/空间设计简化 PCB 布线减少 PCB 层数更小的钻孔尺寸，可降低成本降低 DAR（钻孔纵横比），提高 PCB 产量支持更宽的走线宽度，实现更好的散热性能
0.45mm 标称大焊球直径	提供良好的 PCB 板级可靠性提高表面贴装成品率（相较于较小尺寸焊球封装）提供更好的散热性能
低焊球数（相较于 153 焊球 e.MMC JEDEC 标准）	支持更简单、低成本的 PCB 布线降低封装和 PCB 成本
100 焊球模式包含 12 个机械支撑焊球（每个角 3 个）	提供出色的 PCB 板级可靠性支持灵活的“大封装尺寸”变体
灵活的焊球分布设计	支持未来的 e.MMC 功能升级和下一代技术

美光 e.MMC 4.4 产品已停产。请向您的应用工程师 (AE) 寻求支持。也可查阅专用技术说明“TN-FC-08：从美光 v. 4.4 e.MMC 迁移至 4.41 e.MMC”。

可以。e.MMC 提供两个启动分区，可快速访问启动代码，从而缩短系统启动时间。从启动分区启动可在约 50 毫秒内访问存储的数据，从用户区启动则需要数百毫秒。不过，要想使用启动分区，芯片组必须支持该功能。请咨询您的芯片组供应商，了解是否支持从 e.MMC 启动分区启动。

支持。ESG e.MMC 设备支持静态数据保护。设备从美光工厂以 COMBO 的形式发货，其配置经过优化，具备出色的写入性能。客户可重新配置设备，以便在写入操作器件发生断电时能够保护静态（之前写入的）数据。

e.MMC 规范允许客户将用户数据区配置为最多四个独立分区，每个分区可配置为 MLC 模式（默认）或增强模式 (pSLC)。增强模式提供了更高的可靠性，但需要两倍于 MLC 模式的空间。

如需了解更多信息，请参阅 "TN-FC-40：嵌入式 e.MMC 配置"

由于 e.MMC 驱动程序是行业标准产品，因此通常很容易在市场上获得。

嵌入式通用串行总线 (eUSB) 是一种基于 NAND 闪存的内存解决方案，符合 USB 行业标准。USB 是一种广泛采用的接口，可用于多种平台和操作系统，为当前应用及其他应用提供了低成本、高效率的数据传输解决方案。

eUSB 是一种全托管型解决方案，它利用 NAND 内存，并通过板载控制器在内部处理所有介质管理和 ECC 控制。eUSB 为客户提供完整的存储解决方案，可轻松集成到系统中，从而缩短产品上市时间。

eUSB 使用本地 SLC NAND 内存，结合全局磨损均衡和动态数据刷新等丰富的管理功能，实现了理想的性能和可靠性。

eUSB 设备有一个 10 针 (2x5) USB 母连接器，与大多数主板上的行业标准 10 针连接器兼容。印刷电路板上还有一个安装孔（直接与内部接地相连），用来确保与系统板稳定连接。如有需要，印刷电路板上的附加孔（制造过程中用于拆板）也可用作额外的安装位置。

可以。美光 eUSB 可用作操作系统的启动设备和主存储设备。不过，应用的 BIOS 必须支持启动模式功能，大多数在过去五年内生产并支持 USB 2.0 的系统均支持该功能。在主存储或启动模式下，eUSB 应被识别为系统中的固定硬盘。

提供。请查看零件目录，了解美光目前提供的 eUSB 产品。

我们的新一代 eU500、eUSB 3.1 产品提供了一种通过使用 SMART 命令获取使用寿命数据的方法。不过，前几代 eUSB 产品不支持在运行时获取使用寿命数据。

是的。美光新一代 eU500 (eUSB 3.1) 产品可向下兼容 USB 2.0 协议。eU500 系列还支持与上一代 e230 具有相同尺寸规格、电压和连接器的产品。请查看零件目录，了解美光目前提供的 eUSB 产品。

二维结构的 NAND 闪存已接近其实际扩展极限，给内存行业带来了挑战。行业需要创新型前沿 NAND 技术，以更高的密度和更低的单位比特成本扩展现有产品。3D NAND 使闪存存储解决方案能够继续与摩尔定律保持一致，在降低 NAND 闪存成本的同时显著提升存储密度。

英特尔和美光合作开发的 3D NAND 率先使用浮动栅极单元技术，在密度和成本方面都有显著提升。此款 3D NAND 使闪存设备的容量比目前生产的其他二维 NAND 裸片高出三倍，初代产品的架构比二维 NAND 更具成本效益。此外，3D NAND 还具备多种功能，可优化延迟、提高耐用度并简化系统集成。

我们的 3D NAND 集成了多种功能，可提供更高的性能并有助于实现新功能，包括可简化系统集成的新编程算法和电源管理模式。如需了解有关这些功能的更多信息，请参阅 FortisFlash。

新的 3D NAND 技术采用浮动栅极单元，将闪存单元垂直堆叠 32 层，从而在标准封装内实现 256Gb 多层单元 (MLC) 和 384Gb 三层单元 (TLC) 裸片。

当前美光只供应大块 NAND 设备。如需了解更多信息，请参阅技术说明：TN-29-07：小块 NAND 设备与大块 NAND 设备。

要获得美光 NAND 闪存设备的最大写入/读取吞吐量，请执行写入和读取缓存操作。有关如何使用这些命令的详细信息，请参阅 NAND 设备数据表和 NAND 技术说明页面。

高速 NAND 的数据读取速度可达每秒 200 MB，数据写入速度可达每秒 100 MB。之所以能实现如此高的读写速度，得益于应用了 ONFI 2.0 新版接口规范和时钟速度较高的四平面架构。相比之下，常规 SLC NAND 的读取数据速度不超过 40 MB/s，写入数据速度不超过 20 MB/s。要更好地发挥高速 NAND 的性能优势，用户必须使用新版 ONFI 2.0 同步接口标准。

Nvb 被定义为写入/擦除 (P/E) 循环次数耗尽时的最小有效块值。

我们以 512 字节扇区为单位执行 ECC 校验。由于 MLC NAND 设备每个单元内的位数更多，因此相较于 SLC NAND 设备需要更多 ECC 校验。鉴于 ECC 校验需求因设计而异，请查阅设备数据表，了解具体的 ECC 校验需求。

重复读取相同数据时会提示读干扰错误。就其特性而言，NAND 技术极少会产生读干扰错误。要想减少读干扰导致的此类错误，我们建议用户通过刷新数据来降低读取相同数据的次数。

请确保在执行任何类型的写入 (PROGRAM) 或擦除 (ERASE) 操作后，向 NAND 设备发送读取状态 (READ STATUS) 命令。在执行写入或擦除操作后，使用读取状态命令检查状态，可收到写入或擦除操作是否成功的报告。如果发出读取状态命令后，返回写入操作失败的报告，则应在别处写入该数据，并退出当前正在执行写入操作的块。如果发出读取状态命令后，返回擦除操作失败的报告，也应退出当前正在执行擦除操作的块。

采用 ECC 技术后，NAND 的误码率 (BER) 将大幅降低，可与经常用作启动设备的 NOR 相媲美。使用 NAND 的应用通常会将启动代码复制到 DRAM 中，然后从 DRAM 执行启动代码。如需了解更多信息，请参阅技术说明 29-16，其内容适用于特定处理器，但相关概念可广泛应用。此外，TN-29-19 提供了非常实用的 NAND 基本概念相关说明。

需要。

在双片 NAND 设备中，每个 CE# 上有一个晶片颗粒，返回的设备 ID 与 CE# 以及上面的颗粒一一对应。以具有两个 CE# 引脚的 8Gb 双片 NAND 设备为例，返回值为其中一个 CE# 上的 4Gb 颗粒的设备 ID。如需了解更多信息，请参阅 NAND 设备数据表中的“读取 ID”部分。

如需了解性能增强命令等更多美光 NAND 闪存的技术信息，请参阅 NAND 技术说明页面。

美光发布了 NAND 闪存设备的 Verilog、HSPICE 和 IBIS 模型。要找到您所需的模型，请参阅相应的 NAND 零件目录，从中选择您使用的设备，然后查看可用模型。

请检查您的 NAND 设备是否使用了正确数量的纠错码 (ECC)。可在 NAND 设备数据表中的"错误管理"部分查阅 ECC 阈值。此外，请确保未使用 NAND 制造商（美光）标记为坏块的数据块。请参阅 NAND 设备数据表中的"错误管理"部分，了解有关如何搜索厂商标记坏块的更多信息。

请确保在 NAND 设备上电后，向其发出了复位命令 (FFh)。必须先向 NAND 设备的每个有效的片选信号 (CE#) 发出复位命令 (FFh)，方可继续向该 CE# 发出命令。

显存

图形 DRAM 属于 DDR SDRAM 的范畴，设计用于处理超大带宽需求。与标准 DRAM 不同，图形 DRAM 通常与 SoC 焊接在同一印刷电路板 (PCB) 上，并且始终支持每个内存器件连接 32 个 DQ。除显卡和游戏主机外，图形 DRAM 还用于网络、汽车和高性能计算等高带宽应用领域。

相较于之前的 GDDR3，GDDR5 的存储密度更高、外部电压更低、内存带宽提升了两倍以上。在 GDDR5 上，数据传输速率与 CK 时钟频率呈 4 倍关系，而在 DDR3 和 GDDR3 上，二者仅呈 2 倍关系，这是 GDDR5 的独特优势。

不可以。因为封装尺寸不同，GDDR5 不能直接替换 GDDR3。GDDR3 采用了 136 焊球的球栅阵列 (BGA) 封装，而 GDDR5 采用了 170 焊球的球栅阵列 (BGA) 封装。

相较于之前的 GDDR5，GDDR5X 的存储密度更高、外部电压 (1.35V) 更低。此外，GDDR5X 的带宽是 GDDR5 (10-16 Gb/s) 的两倍，同时仍采用传统的分立封装技术 (FBGA)。

GDDR5X 有两种运行模式：

QDR 模式：支持 10 Gb/s 及以上的数据传输速度
DDR 模式：支持 0.2-6 Gb/s 的数据传输速度，并且与 GDDR5 兼容

支持。GDDR5X 支持符合 IEEE 1149.1 标准的边界扫描功能。

美光是业内首家支持 GDDR5X 量产的内存供应商。

是的。JEDEC 于 2015 年 12 月首次发布 GDDR5X SGRAM 标准，即 JESD232 显存规范。最新的 JEDEC 发布版是 JESD232A。

GDDR5X 不能直接替换 GDDR5，因为两者封装尺寸不同。GDDR5 采用 170 焊球、间距为 0.8mm 的球栅阵列 (BGA) 封装，而 GDDR5X 采用 190 焊球、间距为 0.65mm 的 BGA 封装。

相较于上一代显存，GDDR6 的存储密度更高。GDDR6 的带宽是 GDDR5 的两倍，数据传输速度比 GDDR5X 更快。此外，GDDR6 基于双通道架构，不仅能够大幅提升性能，还可向下兼容 GDDR5 内存的访问位宽。

不能

能

支持。GDDR6 支持符合 IEEE 1149.1 标准的边界扫描功能。

在美光 GDDR6 产品的设计、量产、测试和应用学习的过程中，美光充分利用了两年多来积累的基于 GDDR5X 的高速信号专业知识。这使得美光在采用传统存储器件的高速信号技术领域保持优势地位。

是的。JEDEC 于 2017 年 7 月首次发布 GDDR6 SGRAM 标准，即 JESD250 规范。

因为封装尺寸不同，GDDR6 不能直接替换 GDDR5 或 GDDR5X。GDDR5 采用 170 焊球、间距为 0.8mm 的球栅阵列 (BGA) 封装，GDDR5X 采用 190 焊球、间距为 0.65mm 的 BGA 封装，而 GDDR6 采用 180 焊球、间距为 0.75mm 的 BGA 封装。

混合存储立方体

美光不断复盘产品路线图，以确保现有产品组合满足当前和未来的市场需求。自早期引入 HMC 技术以来，也有其他有潜力的高性能内存进入市场，同时，其他厂商已布局了量产项目，可助推他们取得 HMC 初级阶段的成功。

美光将继续设计和开发面向高性能应用的内存。在发展路线图的支持下，GDDR 将在这一领域继续发展。此外，美光还制定了 HBM 研发计划。

请联系相关销售团队或经销商，确保在“上次购买”日期结束前将“上次购买”的订购量告知美光。

请参阅上文的回复。

作为网络领域的前沿内存供应商，美光将继续关注和评估未来的机遇。

混合存储立方体联盟 (HMCC) 是一个由业界主流企业组成的合作团体，致力于构建、设计或应用 HMC 技术。HMCC 旨在定义行业可用型 HMC 接口，促使 HMC 集成到各种应用中，借助这些应用，开发人员、厂商和推动者能够充分利用 HMC 这项革命性技术。

HMCC 致力于开展重大探索性研究。美光将持续支持 HMCC，向其提供信息，以供技术讨论，并与其分享从客户互动中得到的启发。

多芯片封装

有。我们有关于 PoP 的可靠性数据。请与我们联系，获取更多信息。

没有区别。PoP/MCP 零件合格性测试与分立器件测试完全相同。

Beagle 主板使用美光 NAND + Mobile LPDDR PoP 组合零件，其存储密度因所用 Beagle 主板的版本而异。将实体零件上第二组 5 位字母数字代码输入美光 FBGA 解码器，即可显示相应的美光零件编号。

从系统解决方案的角度来看，由于 PoP 直接与处理器连接，因此无需在印刷电路板 (PCB) 上布线。这种方式不仅能为客户节省成本，还能优化信号完整性。

在市场对小型 PoP 需求的推动下，一些合同制造商已经掌握了这项技术。PoP 有助于节省布线成本并提高信号完整性。鉴于这些成本和性能优势，美光建议您与合同制造商 (CM) 密切合作，以确保顺利过渡到该技术。

测试从分立零件转向 PoP 时，应注意，包含分立器件的设计中不能留下任何布线残余。必要时，可以用零欧姆电阻将内存与分立零件的布线隔离开来。

我们的标准产品是 x16 NAND 和 x32 Mobile LPDDR。此外，还提供 x8 NAND 和 x16 Mobile LPDDR 产品。如需了解最新信息，请联系您当地的美光支持人员。

MCP 是包含多个芯片的多芯片封装，可由任何控制器使用。PoP 是 MCP 的一种形式，专用于堆叠在处理器顶部上，此顶部面上配有与 PoP 焊球分布相匹配的焊盘。PoP 封装正好堆叠在处理器顶部上，PCB 上无需布线，可提供更好的信号完整性。不同的处理器有不同的 PoP 封装形式。通过 PoP 和 MCP 设备，设计师能够利用 z 空间，并可以在同一个封装中灵活地提供不同逻辑（例如，NAND + Mobile LPDDR 或 e.MMC™ + NAND + Mobile LPDDR）。美光提供广泛产品供客户选择，以满足客户的不同需求。

固态存储

美光直接向消费者销售 Crucial 英睿达品牌 SSD（和内存）。Crucial 英睿达 SSD 拥有与美光 SSD 同样出色的品质、可靠性和性能，只是采用面向消费者销售的包装形式。您可立即在 crucial.com/ssd 上购买。

裸芯片

现在，几乎所有美光内存芯片均以整片晶圆形式销售，而非单晶粒形式（请与您当地的美光销售联系人联系，了解供货情况）。对外发货的每批次晶圆均随附晶圆图。如需了解晶圆图的详情，请参阅 TN-00-21。（如需了解 Aptina 图像传感器芯片订购详情，请访问 aptina.com）

美光芯片以整片晶圆形式提供，并采用水平晶圆装运箱（"硬币堆叠形式"）或供应商装运箱装运。客户必须具有洁净室环境，以便储存和拆包美光晶圆。如需了解详情，请参阅 CSN 20：整片晶圆包装。

标准"未研磨"晶圆厚度为 750µm（200mm 晶圆）和 790µm（300mm 晶圆）。根据具体产品的要求，美光还可为 200mm 晶圆提供额外的晶圆厚度选项。请参见适用的芯片数据表，了解标准厚度及其他芯片厚度选项。美光可根据客户的需求加工其他芯片厚度。如需了解详情，请联系您的美光销售代表。

支持

串行存在检测

将十六进制值转换为二进制值，随后依照相应 JEDEC SPD 规范中的相关 SPD 字节，对二进制值进行匹配，即可获得该字节的用途以及设置方式。

美光采用专有应用程序，可根据工程师的输入和规则数据库为每个零件编号生成 SPD 值。数据库中的规则均经过精心编写，确保遵守 JEDEC SPD 规范。该过程可确保兼容性和一致性。

模块的 SPD 规范由 JEDEC 确定。美光通过 JEDEC 第 21-C 号标准中的多个 SPD 规范，确定和生成 SDRAM、DDR、DDR2、DDR3 和 FBDIMM 模块的 SPD 数据。这些规范（如经批准）将在 www.jedec.org 上向公众公开。尚未完成或批准的规范仅供 JEDEC 成员使用。

串行存在检测

SPD 数据代表模块的不同电气和物理特性。这些数据永久存储在模块上的电可擦除可编程只读存储器 (EEPROM) 中。基本输入/输出系统 (BIOS) 通过 SMBus 访问 SPD 信息。然后，系统 BIOS 可以使用这些数据来配置系统，优化已安装的内存。

SPD 表显示每个内存模块 EEPROM 中保存的每个字节的十六进制值。

模拟模型

通过使用美光的封装器，并结合正在处理的特定模块上使用的 DRAM 器件的 Verilog 模型，可为 DDR、DDR2 和 DDR3 模块创建 Verilog 模型。对于 DDR、DDR2 和 DDR3 器件，可配置 DIMM 模型文件（ddr_dimm.v、ddr2_module.v 或 ddr3_dimm.v）包含在下载的 DRAM Verilog 模型 .zip 文件中。.zip 文件的 readme.txt 提供了 DIMM 模型的配置说明。

美光生产的模块在硬件上兼容奇偶校验和非奇偶校验系统。Par_in（奇偶校验输入）和高阶地址信号有一个弱（100K 欧姆）下拉电阻，以稳定输入，防止在开关点周围振荡。Err_out（奇偶校验错误输出）是开漏，除非用于奇偶校验系统，否则应保留为真正的未连接状态。奇偶校验模块上的 SPD 数据确实会反映奇偶校验结果。在极少数情况下，非奇偶校验系统的固件或 BIOS 会在 SPD 中的奇偶校验位出错。因此，系统设计师应确保非奇偶校验系统的固件可以预料或忽略这部分 SPD 数据。

建议从连接器制造商获取连接器模型，以确保模型准确。美光也许能够提供简单、非耦合的 RLC 连接器模型，您可按原样使用这些模型或创建自己的连接器模型。请发送电子邮件至 DRAM 支持部门，申请此模型。

一般来说，美光不向客户提供 Gerber 和 ODB++ 文件，因为这些文件包含设计相关专有信息，可能会在未经美光同意的情况下被用于批量生产美光产品。客户通常不需要 Gerber 文件。Gerber 文件提供给 PCB 制造商，用于批量生产 PCB。IBIS、EBD 或电路板文件为客户创建模型和执行信号完整性模拟提供了足够的信息。

美光可根据要求为大多数模块提供 HyperLynx 模型。请发送电子邮件至 DRAM 支持部门，并说明您感兴趣的模块的完整零件编号。请注意，一旦请求得到确认，最多可能需要两周时间才能收到模型。

美光不为模块提供 VHDL 模型。我们将建模资源集中在利用率更高的建模标准上，如 IBIS、Verilog 和 HSPICE。然而，VHDL 模型也有替代方案：Denali 和 Synopsys 均在其网站提供了内存器件和模块模型库。在没有 VHDL 模型的情况下，这些 EDA 工具包可能是创建行为模拟的替代方法。ModelSim 等模拟器提供了双语言选项（VHDL 和 Verilog）。要以这种方式进行模拟，可将 VHDL 封装器用于目前可用的 Verilog 模型。

要了解模型支持的驱动强度，请执行以下操作：
- HSPICE 模型：查看 .sp 文件，了解支持的驱动强度以及如何选择。
- IBIS 模型：在 [模型选择器] 一节中进行文本搜索。本节介绍可为特定输入/输出或输出缓冲器选择的驱动强度。

HSPICE 模型：查看 readme 文件，了解芯片版本信息。
IBIS 模型：查看文件顶部的芯片版本信息。

为了对比验证模型与实验室测量结果，美光将会比较多个项目，包括输入电容、电源和接地箝位二极管特性、输出缓冲器驱动强度和输出缓冲器压摆率。美光新模型包括一份质量报告，其中将模型特性与实验室测量结果和数据表规范进行了比较。

大多数美光模型只包含很少的 IBIS 4.0 专用关键字。在很多情况下，只需进行一些简单的更改，该模型就能符合 IBIS 3.2 标准。首先，将 [IBIS 版本] 关键字更改为 3.2。接下来，在每个 [模型规范] 关键字下的“Vref”部分前面加上注释字符 ("|")。最后，注释每个 [接收器阈值] 部分。

有两个可用列的内存控制器在性能和功耗方面均有优势。例如，在控制器等待某列上的 64 位数据准备就绪期间，可以访问第二个 64 位列。这种交错方式提高了模块的整体性能。还可以通过降低未使用列的功率来降低模块的整体功耗。

1.x 模型表示该模型尚未与任何实验室测量结果相关联。通常来说，1.x 模型用于芯片设计或预生产设备。2.x 模型已与实验室测量结果相关联。

电路板文件是 PCB 完整的电气和机械表示。EBD 和 ODB++ 文件由电路板文件生成。由于电路板文件包含有关模块设计的机密和专有信息，在没有保密协议的情况下，不得向客户提供这些文件。

Gerber 文件提供给 PCB 制造商，用于生产 PCB。Gerber 是一个过时的术语，电路板车间目前需要 ODB++ 文件来批量生产 PCB。Gerber 的使用并不严谨。它有时指的是任何表示 PCB 电气和机械特性的文件，包括 EBD、ODB++ 和电路板文件。当客户要求提供模块的 Gerber 文件时，务必要确定客户真正需要的文件。

列通常是指系统的数据总线宽度。该宽度一般为 64 位或 72 位。例如，如果在 PCB 上安装 8 个宽度为 8 位的器件，则将创建一个 64 位宽的模块，可从该模块中读取 64 位数据。我们将其称为"单列"模块。如果在 PCB 上安装 16 个宽度为 8 位的器件，将形成两个 64 位宽的列，从而创建一个"双列"模块。

.ibs 或 IBIS 文件是电路表示，旨在由 Cadence® Allegro® 或 Hyperlynx® 等模拟应用程序读取。IBIS（输入/输出缓冲器信息规范）是 EIA（电子工业联盟）标准。IBIS 是一种特定格式的文本文件，表示电路输入和输出的电流与电压特性和电压与时间特性。IBIS 模型不包含任何有关器件内部组成的专有信息，是提供给客户的首选文件。IBIS 文件通常不需要签署保密协议。

内存控制器可在一个区块中开始操作，并在处理该操作时，在不同的区块中执行另外的操作。这种交错方式提高了 DRAM 的整体性能。

区块特定于单个 DRAM 器件，指的是 DRAM 器件内的子阵列。列特定于内存模块，指的是由多个 DRAM 器件组成的子阵列。

模块的完整 IBIS 模型由多个文件组成：

1. 该特定模块使用的 DRAM 的 IBIS 模型
2. PLL、寄存器和 EEPROM 的 IBIS 模型（根据需要）
3. PC 上电阻并联终端的 IBIS 模型
4. PCB 的 EBD（电子板描述）文件。该文件引用了上述终端的 IBIS 文件。

这些文件共同提供了 PCB 的完整表示。

电路板设计人员在寻找 CAD 绘图或模拟的起点时，经常会问这个问题。因为要考虑的变量太多，所以很难提供"正确的"答案。时钟速度、1T 或 2T 时序、寄存或无缓冲模块以及布线阻抗都是重要因素。有些控制器有片上端接，有些则没有。有些控制器有两个命令和地址总线的副本。所有这些因素都会影响布线长度和端接，并会影响可接受信号完整性的实现方式。

美光技术说明 TN-47-01、TN-47-20 和 TN-46-14 可作为起点，但最终必须通过模拟和物理测试来验证布线长度和端接。美光为缺乏专业知识或资源来运行模拟的客户提供了在线模拟器。在线模拟器位于 Micron.com 上，需要身份验证才能访问；请通过以下 URL 申请权限： www.micron.com/simulators。

我们发现，根据客户的要求创建模块模型会更有效。如果您无法找到感兴趣模块的 IBIS 模型，请将相关请求通过电子邮件发送至 DRAM 支持部门。

关于美光

收购尔必达

您可以继续通过原来的电话号码和办公地点，联系您的联系人。您的联系人应该会提供新的美光电子邮箱，以便您继续联系。

自 2014 年 2 月 28 日起，尔必达更名为 Micron Memory Japan，尔必达秋田厂更名为 Micron Akita, Inc.。

随着我们继续将尔必达并入美光，一些销售办事处的地点将发生变化。如需了解详细信息，请咨询当地销售代表。

销售代表可以回答任何问题，并将与您密切合作，确保尽其所能来界定和解决所有问题。

请访问 www.micron.com/careers，申请职位。

继续与以前的销售和客户服务代表合作。如果这些联系人出现变动，您将立即收到通知。

尔必达产品相关信息已并入 www.micron.com。以下这些提示有助于识别尔必达零件和浏览扩展的零件目录：

所有尔必达零件编号均以字母“E”开头。
由于零件列表根据零件编号按字母顺序排序，尔必达零件出现在零件目录的开头。
零件目录可排序；使用零件目录顶部的筛选器，可根据技术、密度或其他特性缩小零件列表的范围。
有关解读尔必达零件编号的更多信息，请参阅尔必达零件编号指南。

订购零件编号将有所更改，包括包装介质标识（卷带或托盘）。2013 年 12 月发布了产品变更通知。如有任何其他问题，请联系销售代表。

有关尔必达零件信息，包括访问尔必达专用零件目录和数据表，请访问 micron.com/elpidaparts。

目前尚无计划更改尔必达品牌产品的徽标或零件标志。如有任何变更，美光将尽力减少对客户的影响，并将通过适当的渠道向客户说明这些变更。

继续进行任何正在进行的资格认证，除非客户支持团队另有通知。如果您对支持或资格认证有任何疑问，请向现有的美光或尔必达技术联系人了解相关信息。

美光对美光分销网络进行了调整。有关美光授权经销商的完整列表，请参阅美光授权经销商列表。美光授权经销商将同时销售美光和尔必达产品。如果您在订购产品时有任何疑问或问题，请发送电子邮件至 distribution@micron.com；我们确保有人为您提供帮助。如果随着时间的推移，美光决定进一步调整分销网络，我们将积极与分销商和客户合作，满足他们的供应链需求。

业务系统将迁移到美光的 SAP 采购环境。
从 2014 年 3 月开始，采购订单的格式和编号开始发生变化。
我们将为 2014 年 2 月 28 日至 2014 年 3 月 7 日之间未结的尔必达/瑞晶采购订单创建替换的美光采购订单，并将参考之前的尔必达/瑞晶采购订单编号。
美光采购订单的账单地址可能与之前的尔必达/瑞晶地址有所不同。2014 年 2 月第一周，我们向尔必达/瑞晶供应商发出了一封函件，其中包含新的法人实体和账单地址。
- 法人实体名称和账单地址

尔必达各法人实体的现有第三方协议将转给美光和/或最终终止。我们将联系受影响的供应商。
一支由美光与前尔必达团队成员组成的核心团队正在处理这些协议。预计协议不会有任何变更。若有变更，美光可能与您联系。

美光的条款和条件适用于所有采购。这些条款和条件通常将包含在采购订单中。Micron Memory Japan 的条款和条件通常包含在主采购协议中。此外，如果您当前拥有与尔必达签署的协议，一般而言，其中包含的条款和条件将继续适用，直到该协议被修改或到期终止。

基金会

我们目前没有捐赠内存的机制。我们有时会将半导体设备捐赠给高校合作伙伴。

请访问"社区资助"页面，下载申请和说明文件。

您可按照说明填写表格，与其他所需信息一同提交给美光基金会。

对于不完整的提案，或者不属于我们主要资助领域的计划/项目，我们将不予考虑。

高等教育资助申请仅限受邀对象。如有任何意见或建议，请联系 Janine Rush-Byers（电话：(208) 363-3675）。

申请组织必须位于以下美光制造基地所在社区：美国的组织必须位于爱达荷州博伊西或者弗吉尼亚州马纳萨斯附近；国际组织必须位于新加坡或意大利阿韦扎诺附近。

如果您不确定所在组织是否满足资格，请联系美光基金会。

您必须出示所在组织的非营利性证明。必须提交完整申请。请参阅下方内容。我们将优先考虑那些旨在推动科学、数学和技术的项目。

可以。高等院校可与我们合作来参与这些项目，从单个项目的合作，直至多层次参与的战略合作伙伴关系。院校最终能否参与，取决于美光与每所院校相关院系之间的契合程度和共同利益。

如需了解您所在院系是否有可能参与项目，请联系美光的高等院校关系经理（邮箱：university_relations@micron.com）。

如需申请当地社区和 K-12 资助，请联系 Kami Faylor（电话：(208) 363-3675）

如需申请高等院校资助，请联系 Janine Rush-Byers（电话：(208) 363-3675）

绿色工程

符合 RoHS 标准。“2011/65/EU 指令”（取代了之前的 2002/95/EC 指令）：《限制在电气和电子设备中使用某些有害物质》（RoHS），确实对美光的半导体产品产生了影响。该指令的目的在于限制在电气和电子设备中使用某些有害物质，保护人类健康和环境。美光的产品始终符合“5/6 RoHS”标准，这意味着我们的产品含有铅焊料，但仍符合 RoHS 法规的要求（符合六项规定中的五项）。美光的无铅产品则完全符合 RoHS 标准。

美光符合 RoHS 标准的模块级产品也可能包含使用了铅焊料的电子零件，这些产品仅用于 2011/65/EU 指令豁免的应用（参见附件 3 第 4 条）。如需了解详情，请联系您的销售/营销代表。

欧盟委员会环境总司分发的常见问答表可作为正式参考（但不具法律约束力）。

美光的无铅器件、芯片和晶圆级产品不包含中国 RoHS 规定的六种受限物质中的任何一种。用于欧盟 RoHS 未豁免和豁免应用的美光模块均可能含有铅（市场上尚无可靠的无铅替代品）。

美光的产品不直接销售给终端消费者。EPUP 以及其他标记和标签要求仅适用于直接面向消费者销售的产品。如需了解详情，请联系您的销售/营销代表。

这些受限物质并非美光在制造过程中有意添加，可能以痕量形式存在于制造成品的原材料中。

美光完全了解 2006/1907/EC 法规（化学品注册、评估授权和限制）对产品的要求。美光持续监控候选原材料清单中的新增内容，并及时验证制造过程中是否使用了任何高度关注物质以及对最终产品的潜在影响。美光将按照客户请求向客户提供产品中所含物质的信息。如需阅读任何文档，请联系您的销售代表。

除符合 RoHS 要求外，美光的绿色封装产品不含已被确定为对环境有害或已知会造成严重可靠性问题的如下物质：溴、氯、含锑物质和无机红磷。我们不会有意将这些物质添加到封装材料中，包括密封材料、晶粒粘接材料、底部填充环氧树脂和基板。这些物质在美光绿色封装中的允许最大痕量如下。

氯：<900 ppm
溴：<900 ppm
氯和溴：<1500 ppm
锑：<900 ppm
红磷：<100 ppm

请注意，虽然我们的无铅绿色产品不含任何有意添加的铅，但我们的无铅零件不一定是绿色产品，它们可能含有卤素或锑化合物。

*这些物质并非美光在制造过程中有意添加，可能以痕量形式存在于制造成品的原材料中。

是的。除了无铅产品线外，美光仍在生产 RoHS 5/6 产品。因为仍然存在某些 RoHS 指令豁免应用。

美光符合 RoHS 标准的全系列内存产品可在每种产品类别的零件清单中找到。要对单个零件编号执行快速合规性检查，请使用"零件编号搜索"工具。如需了解美光绿色产品的更多信息，请联系您当地的美光销售代表。

可导航到零件的详细信息页面，或使用主产品分类导航，来查找特定零件的 RoHS 合规证书。

美光的绿色工程项目符合 RoHS 标准，并符合全球大多数新近发布的环境标准，包括亚洲和欧洲的标准。

焊球方面，美光正在用锡 (Sn)、银 (Ag) 和铜 (Cu) 合金（如 SAC105、SAC305、SAC405、LF35）来替代锡铅合金（Sn36Pb2Ag 或 Sn37Pb）。
模块上的焊膏方面，美光正在用 Sn3.8Ag0.7Cu 来替代 Sn37Pb。
含铅 TSOP 方面，美光正在用哑光镀锡替代 90Sn10Pb。

这些替代材料可确保美光的无铅零件符合 RoHS 标准。零件均经过认证，表面贴装温度为 260°C。

美光目前可根据不同需求为客户提供无铅产品和绿色产品。这些产品的供应情况高度依赖于客户需求以及"绿色"非内存器件和原材料的可用性。

如需了解更多信息，请联系您当地的美光销售代表（可在销售网络页面上查找区域销售代表）。

ISO 14001

1997 年 2 月，美光通过了新发布的 ISO 14001 环境管理体系标准认证，是美国首批获得该认证的公司之一。美光作为试点参与公司，入选了 KEMA Registered Quality, Inc. 主导的 ANSI-RAB 国家认证计划，是参与该计划的五家美国试点公司之一。

要通过 ISO 14001 认证，需要符合以下四项基本要求：

实施环境管理体系
确保落实相关规程，以持续满足适用法规
致力于持续改进
致力于全面预防污染

ISO 14001 是自愿遵循的国际环境管理标准，可确保组织拥有有效的环境保护体系。该认证是环境保护方面的 ISO 9000 质量标准。世界上许多国家和公司都实施了 ISO 9000 质量标准。

根据 ISO 14000 流程，公司的环境管理体系由第三方注册机构审核。美光的审核工作由 KEMA Registered Quality, Inc.负责。KEMA 是一家全球性全服务型第三方注册机构，已获得 ANSI-RAB 和 RvA 颁发的 ISO 9000、QS9000 和 ISO 14001 认证资格，并且是多个 CE 营销领域的"指定机构"。CE 认证是欧盟的强制性产品认证标志。KEMA 拥有遍布全球的数千家客户，包括各种产品和服务行业。KEMA 专注于电子、信息技术和高科技制造领域的认证工作。

我们积极采取措施，遵守环境法律法规，做好环境保护，让美光的团队成员、客户及我们开展业务所在的社区能够享有美好的环境。我们很自豪能实施这些环保和员工安全计划。我们将遵守法规的最低要求作为起点，努力做到始终超越这些要求。ISO 14001 与美光及美光文化非常契合。美光致力于环境管理和负责任运营，这是我们制定环境管理标准的主要原因。ISO 14001 是一种手段，要求企业不仅仅遵从法规要求，还应仔细评估其环境计划，持续改进，努力实现有效的流程和污染预防。在获得认证之前，美光已满足了 ISO 14001 的绝大部分要求。我们将认证视为一次机会，让我们能够凭借坚定承诺、不懈努力和杰出成就获得认可。

其他

一般产品

热性能信息包括温度限制和热阻抗值。IT 零件（TC、TJ 和 TA）的温度限制会发生变化，但热阻抗值（θJA, θJB 和 θJC）不会改变，因为热阻抗主要取决于封装。

您的特定电路板设计不应成为主要关注点。无论 VDDQ 电压如何，引脚都可以处理 VDD 电压。

ECC 芯片应与其他设备共享相同的 CKE 和 CS# 信号，因为它们被视作同一段数据来访问。

存储体是指内存中的一段位阵列。DRAM 器件中包含多个阵列或存储体。根据密度的不同，DRAM 器件可能由 4 个或 8 个存储体组成。例如，一个存储体可能由 3,200 万个行组成，每行 4 位。总位数为 128 兆。如果单个 DRAM 器件中包含四个这样的存储体，将形成一个 512Mb 器件。

驱动器的阻抗公差为 ±15%。

ONFI

我们所有的 50 系列以及更高版本 NAND 设备均符合 ONFI 标准。

ONFI 主要通过以下两种方式缩短产品的上市时间：

1. 通过提高与 NAND 器件连接时的接口一致性，简化了闪存控制器的设计，使控制器能够支持一系列器件。

2. 缩短了终端应用中闪存器件的设计时间，可在不更改设计或固件的情况下使用新一代 NAND 器件。

“ONFI”是“开放式 NAND 闪存接口”(Open NAND Flash Interface) 的缩写。ONFI 是一个行业工作组，致力于简化 NAND 闪存与各类应用的集成过程，包括消费电子产品、计算平台，以及其他需要固态大容量存储的应用。ONFI 工作组为 NAND 闪存定义了标准化的器件级接口规范。ONFI 还为 NAND 闪存定义了模块连接器和模块外形规格规范（类似于 DRAM DIMM）。如需了解更多信息，请访问 www.onfi.org。

ONFI 改进了闪存器件的嵌入式集成方式，可用于各种产品，包括当前许多使用闪存的产品，如手机、PDA、MP3 播放器和笔记本电脑等。不过，充分利用 ONFI 2.1 优势的产品很可能首先出现在 PC 平台上。由于 ONFI 2.1 能够大幅提升产品速度，PC 平台工作负载凭借相关 SSD 和缓存解决方案大受裨益。

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DRAM

DDR4 SDRAM(11)

与 DDR3 相比，DDR4 有哪些新的节能特性？

DDR4 能否以较低的 DDR3 级别速度运行？

美光 DDR4 设备的产地在哪里？

哪些 DDR3 特性在 DDR4 中已不复存在？

DDR4 和 DDR3 是否使用相同的信令协议？

DDR4 和 DDR3 是否使用相同的电源？

DDR4 的 VPP 供电是什么？为何 DDR4 需要 VPP 供电？

DDR3 和 DDR4 的引脚是否相互兼容？

DDR4 的数据速率是 DDR3 的两倍，预取位数是否也从 8n 翻倍到 16n？

DDR4 未来是否支持边界扫描或 JTAG？

为降低时钟频率，DDR4 是否支持 DLL 禁用模式或 DLL 关闭模式？

DDR3 SDRAM(15)

DDR3 的电压是否向下兼容？

时钟速度小于 300 MHz 时，美光 DDR3 内存可以运行吗？

如何确定 CAS 写入延迟 (CWL)？

当前的内存器件支持哪些存储密度？

什么是突发突变 (burst chop)？

动态 ODT 是什么？

ZQCL 命令与 ZQCS 命令有何区别？

MPR 是什么？

DDR3 的工作电压是多少？

DDR3 输出驱动器的阻抗是多少？

RESET# 引脚的用途是什么？

什么是“写入均衡”(write leveling)？

什么是“ZQ 校准”？

DDR3 提供了哪些终止值？

美光是否支持 DDR3 的扩展温度范围？

DDR2 SDRAM (9)

DDR2-1066 是否可用于双插槽？

终端电阻 (ODT) 对功耗有何影响？

Vref 电源引脚吸收多少功率？

在自刷新模式下，VREF 可以变化吗？

DDR2 SDRAM 可以始终开启 ODT 吗？

可以在 DDR2 中禁用 DLL 吗？ DDR2 可以像 DDR3 一样开启 DLL 禁用模式吗？

DDR2 RDQS 引脚的作用是什么？

在单端 DQS 配置下，DDR2 的最大时钟频率是多少？

时钟频率可以低于 DDR2 数据表中规定的频率吗？

DDR SDRAM (10)

速度等级为 -6 或 -6T 的 DDR 零件是否可替换为速度更快、速度等级为 -5B 的零件？是否会因为在 2.6V 下运行而出现问题？ 客户可以在更慢的速度下运行该零件吗？

需要使用单独的稳压器来提供 Vref 吗？

美光对 3.3V SDRAM 的支持将持续多久？

美光对 DDR 的支持将持续多久？

自刷新操作期间是否需要启用 VREF？ 我想将 DDR 内存设为自刷新模式，并关闭 CPU 的电源（系统由电池供电）。能否在禁用 VREF 的情况下正确进行自刷新操作？

对于 DDR，当超过 DQS 写操作 Postamble (tWPST) 的最大规范参数值时会发生什么？ 这种情况会导致出现什么问题？

对于 DRAM，能否用 READ 或 WRITE 命令代替刷新？

对于 DRAM，未使用的 DQ（数据）引脚是否可以处于“悬空”(floating) 状态？

NC（无连接）、NF（无功能）和 DNU（勿使用）引脚有何区别？ 如何处理这些引脚与外部的连接？

可保证 DDR SDRAM 设计功能的最高结温是多少？

SDRAM (3)

在整个 SDRAM 运行（初始化和正常运行）过程中，CKE 能否始终保持高电平？

能否更改 SDRAM 的时钟频率？

SDR SDRAM 有最小时钟频率吗？

RLDRAM (6)

CK/CK# 和 DK/DK# 是真差分输入吗？

DNU（勿使用）引脚可否接地 (GND)？

RLDRAM II 内存与 SRAM 有何相似之处？

听说 RLDRAM 3 新增了一项多存储体 (multibank) 写入功能。这项功能具体是什么？

RLDRAM 3 新增了哪些功能？

能否利用任何现有 DRAM 技术来简化系统采用 RLDRAM 3 的过程？

LPDRAM (11)

美光的 LPDRAM 产品是否符合绿色/RoHS 标准？

LPDRAM 零件是否符合 JEDEC 标准？

LPDDR4X 与 LPDDR4 有何不同？

LPDDR5 与 LPDDR4X 有何不同？